| 研究概要 |
本研究では,設計対象の論理回路を効率よくFPGAで実現するためのテクノロジマッピング手法の開発を目指している.2年計画の初年度である今年は,テクノロジマッピングの主要処理であるマッチング処理の高性能化を行った.従来のFPGA用のマッチング処理は回路の構造に基づくもので,高速に処理を行うことができるが,マッチング結果がその回路構造に大きく依存するため,初期回路の構造が悪いと結果の回路の性能を改善することが難しい.これに対して,本研究では論理関数処理を応用した「ブーリアン・マッチング」と呼ばれる手法を開発した.このブーリアン・マッチングのアイデアは古くから提案されていたが,計算時間が構造に基づくものに比べて数十倍から数百倍遅いことが多く,実用的ではなかった.今回,二分決定グラフ(binary decision diagrams : BDDs)と呼ばれるデータ構造を用いて,与えられた論理関数を高速に直交分解するアルゴリズムを考案し,そのアルゴリズムを用いてこのブーリアン・マッチング処理を高速化することに成功した.ベンチマーク回路を用いた評価実験では同等の性能を有する従来のブーリアンマッチング処理に比べて50倍〜100倍程度の高速化を達成している.それでも構造に基づくマッチング処理よりは数倍低速であるが,テクノロジマッピング後の回路の性能はブーリアンマッチング処理を用いたもののほうが優れているので,結果の回路の質と計算時間のトレードオフを考慮することができる範囲に入っているものと思われる.
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