| 研究課題/領域番号 |
15300019
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| 研究種目 |
基盤研究(B)
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| 配分区分 | 補助金 |
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| 応募区分 | 一般 |
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| 研究分野 |
計算機システム・ネットワーク
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| 研究機関 | 九州大学 |
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研究代表者 |
松永 裕介 九州大学, 大学院・システム情報科学研究院, 助教授 (00336059)
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| 研究分担者 |
安浦 寛人 九州大学, 大学院・システム情報科学研究院, 教授 (80135540)
村上 和彰 九州大学, 大学院・システム情報科学研究院, 教授 (10200263)
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| 研究期間 (年度) |
2003 – 2004
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| キーワード | FPGA / テクノロジマッピング / 論理関数処理 / BDD / DAG被覆 |
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| 研究概要 |
高速に論理関数の単純直交分解を求めるアルゴリズムを核にして、4入力LUT×2+3入力LUT×1、という基本構成を持ったFPGA用のテクノロジマッピングアルゴリズムの開発を行った。このアルゴリズムを試験的に実装したプログラムを用いた実験の結果、単純直交分解を用いない従来手法に比べて数十倍〜百倍程度の高速化が達成できることを確認した。
次に、FPGAの基本構成に制限を設けずに、与えられた論理関数を実現する任意の個数のLUTネットワークを自動合成する手法の開発を行った。この手法も前述のテクノロジマッピングアルゴリズムと同様に、論理関数の単純直交分解を求めるアルゴリズムを応用したもので、論理関数処理を用いながら比較的高速に処理を行うことが可能となっている。ベンチマーク回路を用いた実験結果によれば、6入力以下の関数は4入力LUT2つで実現可能な場合が多いことがわかった。論理関数処理を用いずに回路の構造に基づいてマッピングを行った場合には同一の関数を実現するのに必要なLUTは平均で約3.5であり論理関数処理の有効性が明らかとなっている。
テクノロジマッピングアルゴリズムは、設計対象の部分回路をFPGAやセルライブラリ中のセルにマッチングさせるマッチング処理と、そのマッチのなかで最適なものを選択してゆく被覆処理の2つの部分からなる。この後半部分の被覆処理の高性能化を行った。従来はDAGを木状回路に分解し、おのおのの木状回路に対して木被覆問題を解くというヒューリスティックが用いられている。今回、木状回路へ分割した場合と等価かそれよりもよい解を常に得ることができるヒューリスティックとしてDAGタイリングアルゴリズムを開発した。DAGタイリングの計算複雑度は与えられた回路のサイズの2乗であるので、実用的な回路に対しても適用可能である。
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