| 研究概要 |
(1)パイプラインアーキテクチャ設計
これまで提案してきた冗長2進演算とテーブルルックアップに基づくRSA暗号プロセッサの一層の演算速度向上を検討した。以下、RSA暗号化アルゴリズムにおける乗算・剰余計算の1回の演算を階層1、2N回のくり返しを階層2と呼ぶ。
まず、階層1の演算を最小規模のハードウエアで実現し、階層2の演算をすべてハードウエアで実現する構成を提案した。本構成を構成1とよぶ。構成1によれば、データを連続的に入力される場合の暗号化/復号化速度を、階層1の演算回路の演算速度に一致させることができ、ギガビット帯の演算速度を達成することができる。
次に、不連続データに対する暗号化速度を向上させるため、階層1の演算をすべてハードウエアによって実現し、階層2の演算を2N回のくり返しとする構成を提案した。本構成を構成2と呼ぶ。
さらに、連続データに対しては構成1を、不連続データに対しては構成2を選択するという、データの形態に応じてプロセッサの構成を動的に再構成する方法を提案した。本構成によれば,連続データ/不連続データ両者に対して、最高の暗号化/復号化速度を達成することができる。
研究成果を、国際会議:2004 IEEE International Conference on Electrical and Computer Engineering、国際会議:2004 IEEE International Conference on High Performance Computing、および、八戸工業大学紀要において発表した。
(2)ギガビットネットワークを利用した遠隔制御実験
ギガビットネットワークを用いて遠隔制御実験を行い、ネットワークを経由することにより、演算遅れがどの程度発生するか,あるいは、パケットの伝送順序の混乱がどのように発生するかを実験的に検討した。
研究成果を、国際会議:SICE 2003 Annual Conference、および、八戸工業大学異分野融合科学研究所紀要において発表した。
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