研究課題
基盤研究(C)
論理LSIの伝播遅延時間は多層配線層のCR時定数による決定される。この時定数の低減はCu配線層の採用により実現されており、銅メッキ配線層の比抵抗の減少は、高速度LSIを実現する上で最も重要である。最新の幅の狭いCu配線層、特に100nm以下、の比抵抗は急増することが予想されていた。しかしこの比抵抗の増加を定量的に測定することは困難で実際に測定された例はなかった。本研究の結果、膜厚が300nmのCuメッキ膜の比抵抗は3μW-cmと低いが、厚の減少により比抵抗は急増、厚さ50nmのメッキ膜では12μW-cmに達することがわかった。この比抵抗の急増の原因はグレイン・サイズと(200)配向の減少、ストレスの増加、メッキ膜の不均一な核生成によることを定量的に明らかにした。最先端の線幅60nmのCuダマシン配線線の比抵抗は厚さ16nmのメッキ核生成層2本の並列層の比抵抗により決定されることを明らかにした。この厚さ16nmの核生成メッキCu膜の比抵抗低減は、均一な核生成を電界メッキで実現する必要なことを明らかにした。しかし今までこの核生成の均一化をはかった例はなかった。本研究ではこの核生成に直接、間接に影響を与える種々のプロセスについて、理論的に、実験的に検討を加えた。この結果、銅シード層の表面洗浄、Cuシード層低ストレス化、添加剤汚染量の最適化、シード層表面の清浄化、現用のTaNバリア層に代る低ストレスバリア層の採用により実現できることを本研究の成果として始めて明らかにした。これらのプロセスが薄いCuメッキ膜の核生成、比抵抗に与える影響を定量的に調べた結果、現用のメッキ膜で12μW-cmであった厚さ50nmのCu膜の比抵抗を2.5μW-cmに低減できた。この低比抵抗銅メッキプロセスは、厚さ16nmCu層の電界メッキ膜の堆積上大変有用である。この低抵抗Cu配線線の採用により、論理LSIの速度を3倍向上でき、学術上だけではなく、実用的にも有用な成果である。
すべて 2005 2004
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