研究課題
本研究の目的は、MIS(Metal-Insulator-Semiconductor)-FET(Field Effect Transistor)のゲート上に金属薄膜を堆積し、さらにその上に強誘電体薄膜を堆積して、その堆積した金属薄膜を強誘電体薄膜にだけに書込み電圧を印加する中間電極として用いた新しい動作原理の強誘電体メモリを、実際にシリコン基板上に集積回路として形成し、それが実動作することを確認して、その問題点及びその解決法を明らかにすることである。まず、(100)Si基板上にソース・ドレイン領域を形成して、Siと強誘電体PZT薄膜との反応を防ぐために厚さ約15nmのYSZ薄膜を、またその上に中間電極として厚さ50nmのIr薄膜をそれぞれエピタキシャル成長させ、さらに厚さ200nmのPZT薄膜をエピタキシャル成長させた。次に、その上にFET型強誘電体メモリのゲート上部電極としてIrO_2膜を堆積し、最後にアルミ配線をしてメモリデバイスを作製した。書込み電圧が3〜5V、読出し電圧が5〜7Vと比較的高い電圧が必要であったものの、正負の残留分極状態、つまり両メモリ状態間で、15mV程度の出力差が観測され、本動作原理による集積回路でのメモリ動作を確認した。しかし、YSZ薄膜の絶縁耐性が低くその膜厚をより薄く出来ないことに加えPZT薄膜の実効誘電率が高いために、論理値の1及び0に対する出力電圧差が小さいことや、ゲートリーク電流が比較的大きいことなどが、今後の課題として明らかになった。これらの問題に対して、Yszの代わりに絶縁耐性が高く、Siとの界面特性の良いSiO_2を使用することや、誘電率の低い強誘電体を用いれば、解決できることが分った。
すべて 2004
すべて 雑誌論文 (3件)
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