| 研究概要 |
1.読出し電圧低減の検討
読出し電圧を低減するために、強誘電体薄膜の上部電極と下部電極となる中間電極にそれぞれ仕事関数の異なる材料を用いることを検討した。下部電極としては、Ir金属を用い、上部電極の材料にIrO_2,RuO_2,PtO_xを用いて、それらを順に変えることにより、P-Eヒステレシスループが正の電界方向に平均してそれぞれ15,33.5,53.5kV/cmシフトし、強誘電体PZT薄膜内に負の内部電界の存在が分かった。この内部電界は、読出し電圧の低減を可能にするが、その内部電界が減分極電界となるため、メモリ情報である残留分極が変化し、メモリ保持の観点から不都合であることがわかった。
2.読出し回数の増加の検討
読出し毎に、書込み用FETの存在により中間電極部の残留分極が変化するため、メモリ情報が変わり、読出し回数が少なくなる問題がある。これは、読出し電圧の印加により、OFF状態の書込み用FETにリーク電流が流れるためである。そこで、中間接続点を読出し用FETのドレインに接続するというリーク電流の低減方法を提案し、ディスクリート回路で従来よりも1桁以上読出し回数が増加でき、メモリ状態を保つことを示した。
3.集積回路の作製
実際にシリコン基板上に集積回路を形成し、書込み電圧が3〜5V、読出し電圧が5〜7Vとした場合、正負の残留分極状態、つまり両メモリ状態間で、15mV程度の出力差が観測され、集積回路でのメモリ動作を確認した。しかし、絶縁耐性が低いYSZ薄膜の膜厚をより薄く出来ないことやPZT薄膜の実効誘電率が高いために、論理値の1及び0に対する出力電圧差が小さいことや、比較的大きなゲートリーク電流の問題が明らかとなった。これに対して、YSZの代わりに絶縁耐性が高く、Siとの界面特性の良いSiO_2を使用することや、誘電率の低い強誘電体を用いれば、解決できることが分った。
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