| 研究概要 |
Si MOSFETの微細化に伴い,チャネル長の縮小化やゲート絶縁膜の薄層化といった寸法スケーリングだけでは,十分な性能向上が難しいことが顕在化してきた。これは,量子力学的効果や寄生抵抗増大等による素子微細化上の物理的限界が見え始めてきたことに起因する。このような状況の中で,更なる高性能化を実現するためには,従来の寸法スケーリングに加え,MOSFETのチャネル構造やソース端構造を見直す必要性が出てきた。本研究では,筆者が提案し開発を行っている量子モンテカルロデバイスシミュレータを用いて,ポストスケーリング時代におけるシリコン集積化デバイスの極限性能の追及を目指し,デバイス構造の最適化と新型構造デバイスの創出に向けた研究を行っている。
本年度は,超薄膜SOI-MOSFETのキャリア量子輸送特性とバリスティック輸送特性について研究を行った。まず,シリコン伝導帯の回転楕円体構造及び多バンド構造を考慮した量子モンテカルロデバイスシミュレータを開発し,シュレディンガー・ポアソン法の結果との比較により,その妥当性を実証した。次に,ナノスケールMOSFETのバリスティック輸送特性について検討を行い,チャネル内を無散乱で走行するバリスティックキャリアの割合を定量的に評価することに初めて成功した。その結果,チャネル長が10nm以下の,所謂,サブ10nm MOSFETにおいても,チャネル内の散乱によりドレイン電流が減少するため,現実のデバイスにおいては,完全なバリスティック状態を実現することは極めて困難であることが分かった。次年度以降では,バリスティックキャリアとMOSFETの電流駆動力の関係を系統的に検証し,Si MOSFETの究極性能の追求とその実現方法に関する研究を行う予定である。
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