| 研究概要 |
Si MOSFETの微細化に伴い,チャネル長の縮小化やゲート絶縁膜の薄層化といった寸法スケーリングだけでは,十分な性能向上が難しいことが顕在化してきた。これは,量子力学的効果や寄生抵抗増大等による素子微細化上の物理的限界が見え始めてきたことに起因する。このような状況の中で,更なる高性能化を実現するためには,従来の寸法スケーリングに加え,MOSFETのチャネル構造やソース端構造を見直す必要性が出てきた。本研究では,筆者が提案し開発を行っている量子補正モンテカルロ・デバイスシミュレータを用いて,ポストスケーリング時代におけるシリコン集積化デバイスの性能予測と新型構造デバイスの創出に向けた研究を行っている。
本年度は,電子電子散乱過程を考慮した量子補正モンテカルロ・分子動力学(QMC/MD)法に基づくデバイスシミュレータの開発を行った。そして本シミュレータを用いて,ナノスケールMOSFETの電流駆動力に関して詳細な検討を行った。ドレイン電流-ドレイン電圧特性の計算結果より,擬似バリスティック領域では,電子電子散乱が重要な役割を果たすことが分かった。そして,チャネル長がおよそ20nm以下にまで微細化されると,バリスティック電子の効果により電流駆動力が大幅に向上することを見出した。これらの結果は,バリスティック輸送を利用した電流駆動力の向上が,現在実用化研究が進められている歪によるチャネル移動度向上技術に続くテクノロジーブースターとして,サブ10nmの領域まで継続して期待できることを示している。
来年度は,MOSFETのデバイス性能をバリスティック極限に近づけるためのデバイス設計指針について研究を行う予定である。
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