| 研究概要 |
Si MOSFETの微細化に伴い,チャネル長の縮小化やゲート絶縁膜の薄層化といった寸法スケーリングだけでは,十分な性能向上が難しいことが顕在化してきた。これは,量子力学的効果や寄生抵抗増大等による素子微細化上の物理的限界が見え始めてきたことに起因する。このような状況の中で,更なる高性能化を実現するためには,従来の寸法スケーリングに加え,MOSFETのチャネル構造やソース端構造を見直す必要が出てきた。本研究では,筆者が提案し開発を行っている量子補正モンテカルロ・デバイスシミュレータを用いて,ポストスケーリング時代におけるシリコン集積化デバイスの性能予測と新型構造デバイスの創出に向けた研究を行っている。
本年度は,MOSFETのデバイス性能をバリスティック極限に近づけるためのデバイス設計指針について研究を行った。具体的には,ナノスケールのチャネル長を持つMOSFETに対して,キャリア散乱過程の電流駆動力への影響について評価を行った。その結果,ナノスケールチャネルでは,チャネル内のソース端から中心部で発生した散乱がドレイン電流を大きく低下させることが分かった。しかし同時に,ドレイン付近で発生した散乱の影響も無視することはできないことも分かった。また,長チャネルデバイスでは,音響フォノン散乱が最も大きな影響を与えるが,ナノスケールデバイスでは,バレー間フォノン散乱とプラズモン散乱の影響が支配的になることが示された。詳細な検討により,これらは,ナノスケールチャネルで顕著となる電子エネルギーの増大が原因であることを突き止めた。バリスティック極限に近づけるためには,チャネルをアンドープにすることに加え,電源電圧の低下による電子エネルギーの低減が効果的であるということができる。
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