| 研究概要 |
本研究の目的は,独自に考案したプログラマブル要素回路構成と時間的回路分割実装機能により,実装回路規模に限界を持たないプログラマブル論理集積回路"フレキシブルプロセッサ"を実現し,顧客の要求する機能を瞬時にハードウェアに実装して製品化できる技術を開発することである。平成15年度は,以下の項目に関して研究を実施した。
1.時通信機能を備えたフレキシブルプロセッサの実現
回路構成情報を複数セット分チップ内に格納し,瞬時に動的再構成可能な機能を実装するプログラマブル論理集積回路「フレキシブルプロセッサ」アーキテクチャを実現した。具体的には,ひとつの目的回路を分割して逐次実行する場合,分割されたサブ回路間で時間的に矛盾の生じない中間データ受け渡し機構を,TCM (Temporal Communication Module)と呼ぶハードウェアにより実現し,プロセッサ内に備えた。
2.フレキシブルモジュールの最適論理構成の実現
冗長な論理機能を削減し,必要充分なプログラマビリティを実現するシンプルな4入力基本論理機能可変素子(FDMM)をベースとしたフレキシブルモジュールを提案・検証し,従来技術に対し15%以上の回路構成情報量削減が可能となった。また,モジュール間のプログラマブル配線構造について検討し,新たな4次元キューブ・プログラマブル配線構造を提案した。
3.ブレキシブルプロセッサ試作および動作環境の構築
フレキシブルモジュール,TCM,および4次元キューブ構造のプログラマブル配線を実装したフレキシブルプロセッサ(FP-II)を設計・試作し,期待通りの動作を検証した。フレキシブルプロセッサ対応のオリジナル配置配線ツールPELOC(Processor Element Locator)を開発し,回路構成情報作成ができることを確認した。
|
