VLSIシステムの極限微細化・高並列化・低電圧化に伴う内部配線数およびノイズの増大等、配線に起因する諸問題の軽減を目的として、本研究者は多重化、等化技術等の通信技術をチップ内・間の通信に用いた高効率情報伝送方式を検討している。 今年度は、伝送路の帯域制限による信号劣化の影響を補正するための波形強調(プリエンファシス)技術と波形等化(ポストイコライズ)技術のアルゴリズムの検討、回路の設計手法および実装に関する検討を行った。 まず、波形をあらかじめ強調して伝送するプリエンファシス技術においては、種々の伝送路における複雑な波形劣化に対応するため、強調点を従来砂1点かち4点に増加させ、それらの最適電圧値を遺伝的アルゴリズム(GA)を用いて最適化するアルゴリズムを検討した。これにより、伝送線路の伝達関数の逆特性が算出困難な場合でも、最適なプリエンファシス電圧強度を設定可能となった。さらに、200世代の進化に必要な長時間の計算を16台のPCクラスタを用いて並列化し、高速化を図った。 次に、ポストイコライズ回路においては、カットオフ周波数、ゲイン等の値を決定する素子パラメータ値をEDA最適化ツールを用いて最適化し、復元可能な信号の周波数帯域の拡張を可能とした。これにより、人手による回路設計の帯域を約3倍にまで拡張可能となり、高速な信号復元動作が可能となった。さらに、アナログ回路をプログラム可能なFPAAを用いて最適化されたイコライザ回路を実装し、原理実験による波形等化の動作確認も行った。
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