| 研究概要 |
本研究ではプロセッサ内のメモリを従来のキャッシュとして使用するのみでなく,再構成により大規模データに対処するための入出力バッファとして使用する方式,およびDRAM構造を利用した連続データアクセスを可能とするメモリコントローラの構成法を提案し,それらの協調動作により実現される高速大規模データアクセス機構を評価する.本年度はバッファとして機能する再構成可能キャッシュの設計およびDRAMの高機能アクセスを実現するメモリコントローラの設計をハードウェア記述言語(VHDL)によって行った.また,提案する再構成キャッシュ方式に関して国際ワークショップInternational Workshop on Innovative Architecture for Future Generation High-Performance Processors and Systemsのポストプロシーディングに投稿し,採録された.
15年度は主に回路設計および回路シミュレーションによる論理検証を行った.VHDL言語による回路記述は本学で既に設置されているワークステーションを使用して行った.記述した回路に対してシミュレーション,論理合成,ターゲットデバイスへの配置・配線を行うために,Xilinx社のシミュレーション,論理合成,配置・配線の統合ツールであるISE Foundationを購入して使用した.さらに,最終的に評価する際に使用するFPGA搭載評価用プリント基板は,本研究の評価を可能とする仕様を満たす必要があり,受注生産により製造期間を要し,最終年度に速やかに評価に取りかかるために本年度に設計した.
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