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1.チップ内に必要なメモリ(レジスタ)量を削減した、省メモリ型HMM回路の構成法の開発を行った。提案する構成法により、認識対象(単語や音節、音素)やHMMの種類(HMMの状態数や入力ベクトルの次元数)に応じた様々な省メモリ型HMM回路が構成できる。提案する構成法では、ベクトル要素のHMM回路への入力順序により、HMM計算に必要な内部メモリ量が大幅に削減できることに着目し、内部メモリ量が削減できる入力順序に適した回路構成をとる。構成される省メモリ型HMM回路は、HMMのモデルパラメータを格納する内部メモリとガウス分布計算ユニットを、それぞれHMMの状態数分と、ガウス分布計算の中間結果を格納する内部メモリを持つ。この構成法を用いることにより、少ないメモリ量でモデルパラメータの共有によるデータ転送の削減、ガウス分布計算の並列処理を実現した。
2.HMMの次元数やフレーム数、状態数の、チップ製造後の変更に対応可能なHMM回路の開発を行った。次元数の変化に対しては加算の回数を制御することで対応する。フレーム数の変化に対しては内部メモリに保持する入力ベクトルの要素の個数を制御することで対応し、状態数の変化に対しては並列に計算するシンボル出現確率の数を制御することで対応する。処理速度と内部メモリ量のトレードオフから、入力ベクトルの要素、HMMのモデルパラメータを2つの内部メモリに保持し、一方を外部メモリからのロードに、もう一方を計算に用いることで、ロードと計算を同時に行い処理を高速化した。
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