| 研究概要 |
VLSIチップのレイアウト設計工程は,VLSIの性能を最終的に決定する大切な工程である.そのうち困難な工程が,部品の座標を決定する配置工程と,それに続く部品間の電気的接続要求を実現する配線工程である。配線工程の質(総配線長,最長配線長等)がVLSIの最終性能に大きく影響するが、配線工程で出来上がるレイアウトの質は、配置工程の結果に大きく依存する。したがって、「配線しやすい配置」を得るフロアプラン手法の開発がこの研究の内容である。
本年度は、「配線で結ばれる部品をなるべく同じ直線に隣接(「配線資源隣接」と定義)するよう配置する手法の開発」をテーマに掲げた。こうすれば、部品間を一直線で配線することが可能なので、簡単に配線することができ、折れ曲がりの発生が抑えられる。フロアプランを表現するデータ構造として、S-Sequenceを採用し、任意の2つの部屋が配線資源隣接しているかどうかをS-Sequence上で速やかに判断する手法を開発し、配線資源隣接率を評価に入れ「配線しやすい配置」を探索する手法を開発した。
本年度に得られた知見を以下に述べる。本年度に開発した手法を用いて、数種類のベンチマーク回路を実際にフロアプランした結果、1から2分程度でフロアプランを得ることに成功し、本研究の方向性の正しさを確認した。また、実際に配線長を評価尺度として、取り入れてフロアプランしたところ、従来と同程度の品質のフロアプランを約10分の1の時間で得ることができた。
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