| 研究概要 |
VLSIチップのレイアウト設計工程は,VLSIの性能を最終的に決定する大切な工程である.そのうち困難な工程が,部品の座標を決定する配置工程と,それに続く部品間の電気的接続要求を実現する配線工程である。配線工程の質(総配線長,最長配線長等)がVLSIの最終性能に大きく影響するが、配線工程で出来上がるレイアウトの質は、配置工程の結果に大きく依存する。したがって、「配線しやすい配置」を得るフロアプラン手法の開発がこの研究の内容である。
前年度はフロアプランの2部屋の隣接関係を区別して表現するデータ構造として、S-Sequenceを採用し研究を行ってきたが、本年度は、他大学の研究者から意見をいただき、S-Sequenceよりもコード効率が良く、直感的に分かりやすいフロアプランの表現手法をEQ-Sequenceを開発した。EQ-Sequenceは、表現できるフロアプランのクラスはS-Sequenceと同じであるにもかかわらず、コード長はS-Sequenceの60%程度で収まることが判った。またh、EQ-SequenceはS-Sequenceに比べ、2部屋の隣接関係の判定が若干複雑になってしまうが、コード効率が良いため、実用に耐えうると考える。
数種類のベンチマーク回路を実際にフロアプランした結果、1から2分程度でフロアプランを得ることに成功した。また、実際に配線長を評価尺度として、取り入れてフロアプランしたところ、従来と同程度の品質のフロアプランを約10分の1の時間で得ることができた。
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