| 研究課題/領域番号 |
15H05522
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| 研究機関 | 国立研究開発法人産業技術総合研究所 |
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研究代表者 |
村上 勝久 国立研究開発法人産業技術総合研究所, ナノエレクトロニクス研究部門, 主任研究員 (20403123)
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| 研究期間 (年度) |
2015-04-01 – 2018-03-31
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| キーワード | グラフェン / 電子放出デバイス / 真空ナノエレクトロニクス |
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| 研究実績の概要 |
MOS(Metal/Oxide/Semiconductor)構造を用いた平面型電子放出素子は、従来の針状陰極構造を有する冷陰極素子に比べて、低電圧で動作可能、既存の半導体プロセスで作製可能、動作可能な真空度の制約が少ない、面放出であるなど様々な特徴を有している。しかしながら、電子取り出し効率の低さがMOS型電子放出素子の実用化を妨げている。MOS型電子放出素子では、酸化膜を走行した電子のうち、最上層の金属電極を貫通した電子だけが真空中に放出されるが、酸化膜を流れる電流の大部分はその過程で散乱されエネルギーを失い、金属電極で回収されダイオード電流となるため、電子の取り出し効率は通常0.01 %以下である。電子取り出し効率の上部金属電極膜厚依存性の評価から、酸化膜厚を最適化したMOS構造において金属電極での電子散乱を完全に抑制すると、電子取り出し効率を10 %程度まで向上できると予測されているが、上部電極の膜厚を2～3 nm以下にすると低抵抗な連続膜を成膜することが難しいため、更なる上部電極の薄膜化は困難であった。グラフェンは原子1層（0.35 nm）の炭素原子のみで構成される2次元の導電体であり、電子の散乱断面積は金属よりも小さいため、電子の散乱をほぼ無視することができ、電子取り出し効率の向上が期待できる。本研究では金属蒸気触媒CVD法を用いて酸化膜層に直接グラフェンを電極を成膜することにより、GOS (Graphene /Oxide / Semiconductor)構造の平面型電子放出素子を試作した。試作したGOS型電子放出デバイスに真空加熱処理を施すことにより、電子放出効率3 %, 電子放出密度10 mA/cm2を達成し、金属を上部電極とした従来素子と比較して1000倍の特性向上を実証した。
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
2: おおむね順調に進展している
理由
本研究で独自に開発した金属蒸気触媒CVD法を用いて、GOS型の電子放出デバイスを試作し動作することを実証した。更に、真空加熱処理を施すことにより従来デバイスと比較して電子放出効率および放射電流密度を1000倍向上することが出来き、おおむね順調に進展していると判断できる。
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| 今後の研究の推進方策 |
酸化膜厚の最適化、新規酸化膜材料の探索、グラフェン電極の仕事関数制御手法の開発を推進し、さらなる電子放出効率の改善を目指し、平面型電子放出デバイスを用いた応用の可能性を調査する。
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