本研究は、脳・機械接続(BMI)のための完全埋込みせん寝具チップの低消費電力化を、新規カイロ技術の創出を以って達成することを目的としている。特に、その手段として圧縮センシング(Compressed Sensing: CS)理論をLSI化の検討を行っており、平成27年度は主に下記について実施した。 1,CS理論のハードウェア化(LSI化)する上で、適切なアーキテクチャとして時間ドメインアナログ信号処理を新たに提案 2,CSエンコーダのフロントエンドに使用されるアナログ回路の基盤技術として低雑音増幅器の提案・実証 3,LSIのフレキシブル材料への実装技術の検討 4,チップ間・チップ内通信を行う際の低消費電力化のためのデータ変換アルゴリズムの開発
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