研究課題
本研究は、脳・機械接続（Brain Machine Interface：BMI）のための完全埋込センシングチップの低消費電力化を、情報理論やデバイス技術を応用した新規回路技術の創出を以って達成することを目的としている。特に、その手段として圧縮センシング（Compressed Sensing: CS）リヲンをLSI化（ハードウェア化）するための検討を行っており、平成２８年度は各計画に対して主に下記について実施した。１，アナログフロントエンド（AFE）のアレイ化検討：小面積・低消費電力なアレイアンプを設計・試作・評価。アレイ化に際して１つ辺りのAFEの実装面積削減は必須であるが、これを回路技術の工夫を以って、低消費電力動作を維持しながらもその実装面積の削減に成功（第２８回回路とシステムワークショップにて奨励賞を受賞）２，時間ドメインアナログ信号処理技術の確立：先年度に提案した時間ドメインアナログ信号処理を、実ハードウェア化（回路化）するための回路構成を選定し、最初のLSI試作を行い要素技術の性能等を確認。実測を通じて理論と実測との整合性を確認することができ、当該分野の理論的な設計手法を確立３，AFE-CS融合技術の開発：100chのAFE-CS融合LSI（１次試作目）を試作・評価。その結果より、大規模システム化したときの課題や注意点、性能向上に関する知見等を得ることができ、今後のバージョンアップに活用可能４，AFE-CSチップとセンサの実装技術：フレキシブルデバイスとLSI（アンプ回路）の融合プロセスを検討し、生理食塩水実験において動作を確認
2: おおむね順調に進展している
当初の予定通り、２８年度においてアンプ等アナログフロントエンドのアレイ化の目処が着いた。時間ドメインアナログ信号処理の具体的な回路技術（要素技術レベル）の実装についても評価を終えて、システムへと組み込む準備が出来てる。AFE-CS融合技術については第１回目のLSI試作・評価を終え、多くの知見・課題が得られている。また、センサデバイスとの実装技術についてもLSIとフレキシブルデバイスのウェハレベルパッケージングのプロセス開発に目処が付きつつあり、全体として当初の予定通りの進捗であると言える。
要素技術についてはほぼ出揃った状態であり、一部今後改良が必要ではあるが、計画の範囲内である。特に、AFE-CS融合LSIについては全ての要素技術を１チップにおさめて実現する必要があり、そのハードルは非常に高いが、第１回目のLSI試作を通じて、新たな知見や課題が得られたため、今後は主にシステム化と実装についてブラッシュアップしていく予定である。
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