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本研究は、脳・機会接続(Brain machine Interface:BMI)のための完全埋込センシングの低消費電力化を、情報理論やデバイス技術を応用した新規回路 技術の創出を以って達成することを目的としている。特に、その手段として圧縮センシング(Compressed Sensing:CS)理論をLSI化(ハードウェア化)するため の検討を行っており、平成30年度は各計画に対して主に下記について実施した。
【項目１】アナログフロントエンド（AFE）のアレイ化検討：これまでのAFE－CSチップの検討・試作・評価を通じて、各チャネルが有するAFE回路の抜本的な小型化、低ノイズ化がシステム全体の性能に大きく寄与するとの理解が進んできたため、これらの再検討を行い、アナログ・確率的信号処理による回路の小型化・低消費電力化・低ノイズ化等実現の可能性を見出した。
【項目２】時間ドメインアナログCS技術：アナログ信号処理回路にて高効率に積和演算を可能とする本提案技術を、一般性を有する基礎技術へと発展させるための検討を行った。
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