| 研究課題/領域番号 |
15K00074
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| 研究機関 | 三重大学 |
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研究代表者 |
佐々木 敬泰 三重大学, 工学(系)研究科(研究院), 助教 (20362361)
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| 研究期間 (年度) |
2015-04-01 – 2019-03-31
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| キーワード | ヘテロジニアスマルチコア / 高性能低消費電力プロセッサ / 組込みプロセッサ / 自動設計 / コンピュータアーキテクチャ / VLSI |
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| 研究実績の概要 |
近年、スマートフォン等の携帯端末からパソコン、スーパーコンピュータに至るまで、あらゆるコンピュータのマルチコア化が進んでいる。しかし、最適なコアの構成は実行するプログラムの特徴により異なるため、性能の異なる複数のコアを用意し、実行時に最適なコアを選択するヘテロジニアスマルチコアが広く用いられるようになってきている。しかしながら、単一コアの設計でも非常に困難であるにもかかわらず、ヘテロジニアスマルチコアでは様々な種類のコアを用意する必要があるため、設計開発や性能検証が非常に困難である。そこで、本研究課題では高性能低消費電力ヘテロジニアスマルチコアシステムの自動設計環境の開発を目指している。
平成27年度は、ヘテロジニアスマルチコアシステムの自動設計ツールであるFabHeteroに対し、1)オペレーティングシステムを実行するために不可欠なコプロセッサの実装、2)ASICやFPGA上へ実装する場合に重要となるレジスタファイルの小面積化、3)効率的なコシミュレーション環境の構築を行った。
1)については、プロセッサコアに対しコプロセッサを追加実装した。多くの商用プロセッサでは、コプロセッサ内で仮想メモリを実現するための要であるTLBをCAMを用いて設計している。しかし、一般にCAMは実装が困難であるという問題がある。そこで、実装の容易なRAMを用いて小面積かつ高性能なTLBの実現を達成した。また、2)についてはRAMを用いた小面積レジスタファイルを考案した。3)については、膨大な検証時間を大幅に短縮するために、新たな検証用フレームワークを構築し、設計・検証に掛かる時間を大幅に短縮する手法を考案した。
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
2: おおむね順調に進展している
理由
当初計画では、平成27年度はA)FabScalarの性能向上、B)コプロセッサの設計、C)FabScalarの命令セット変更、D)多ポートメモリの設計支援を行う予定であった。A)についてはレジスタファイルやTLBの改良により性能向上を達成した。B)については、例外処理・メモリ管理ユニットの実装はほぼ終了したが、浮動小数点演算器の実装はソフトウェアシミュレータへの実装までとなっている。C)については当初予定していたRISC-V命令セットのマルチコア対応が遅れているため、本研究ではMIPS32R2ベースの命令セットを使うことにした。D)については、多ポートメモリをバンクメモリ、及び書き込みバンク予測機構を開発し、多ポートメモリを用いるユニットの一つであるレジスタファイルの小面積実装手法を開発した。
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| 今後の研究の推進方策 |
平成28年度以降は当初計画に準拠して研究を進める予定である。具体的には、レジスタファイル以外の多ポートメモリを用いるユニットを小面積で実装する手法の開発、コシミュレーション環境の高速化、コプロセッサの設計継続を行う予定である。
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| 次年度使用額が生じた理由 |
当初計画、本研究の要のとなるコアプロセッサの命令セット変更を計画していたが、対象命令セットの情報公開が遅れていることを受け本研究の実装方針を変更した。その結果、当初は設計したプロセッサの動作検証、性能評価用に購入予定であった機材の導入を遅らせたため、次年度使用額が生じた。
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| 次年度使用額の使用計画 |
現在、対象命令セットの変更は中断し、これまでの命令セットを用いてマルチコア化、ヘテロジニアス化を行っている。上記の開発作業が終わり次第、当初計画に基づいてプロセッサの動作検証、性能評価用機材を購入する予定である。
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