| 研究課題/領域番号 |
15K00074
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| 研究機関 | 三重大学 |
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研究代表者 |
佐々木 敬泰 三重大学, 工学研究科, 助教 (20362361)
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| 研究期間 (年度) |
2015-04-01 – 2019-03-31
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| キーワード | ヘテロジニアスマルチコア / マルチコアプロセッサ / 計算機アーキテクチャ / 自動設計 / 動作検証 / コシミュレーション |
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| 研究実績の概要 |
近年、スマートフォン等の携帯端末からパソコン、スーパーコンピュータに至るまで、あらゆるコンピュータのマルチコア化が進んでいる。しかし、最適なコアの構成は実行するプログラムの特徴により異なるため、性能の異なる複数のコアを用意し、実行時に最適なコアを選択するヘテロジニアスマルチコアが広く用いられるようになってきている。しかしながら、単一コアの設計でも非常に困難であるにもかかわらず、ヘテロジニアスマルチコアでは様々な種類のコアを用意する必要があるため、設計開発や性能検証が非常に困難である。そこで、本研究課題では高性能低消費電力ヘテロジニアスマルチコアシステムの自動設計環境の開発を目指す。
申請者らはこれまでにヘテロジニアスマルチコアの自動設計ツールの開発を行ってきた。しかしながら、ヘテロジニアスマルチコアは大規模かつ複雑なシステムであり、設計データの検証が重要である。そこで、平成28年度はヘテロジニアスマルチコアのコシミュレーション環境の開発を行った。一般に並列プログラムは動作の実行順序が不確定であり、実行結果が非決定的である。しかしながら、テストプログラムを実行する度に動作が変化するとマルチコアシステムの動作検証が非常に困難である。そのため、一般的には再現性の高い逐次実行モデルを用いるが、コア数に比例した時間が掛かるため非効率的である。そこで、ヘテロジニアスマルチコア向けの高速な動作検証フレームワークの構築を行った。
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
3: やや遅れている
理由
平成28年度はA)前年度に引き続きベースプロセッサの性能低下の原因解析、及びその問題を解消すべくアーキテクチャの改良、B)コプロセッサ、及びC)低コストな多ポートメモリの設計手法の開発を行う予定であった。A)のベースプロセッサの性能向上についてはボトルネックの原因が多岐に渡っているようで、短時間での解消が困難であり、当初予定していた性能向上が得られていない。また、B)のコプロセッサの設計については概ね完成した。一般にコプロセッサ内にあるメモリ管理機構で利用するTLBは連想メモリを用いるためにハードウェアが複雑になる。そこで、本研究では単に実装するのではなく、ASICやFPGA等で実装しやすいように、汎用SRAMで実装する手法を考案した。また、C)の低コストな多ポートメモリの設計手法も概ね完成し、多くのベンチマークプログラムで理想的なマルチポートメモリと同程度の性能を得られる手法を開発した。
また、命令セットについては、当初計画ではRISC-Vに移行することを検討していたが、本研究で想定している単一命令セットヘテロジニアスマルチコアを実現するための仕様の公開が遅れていたため、当初より用いていたMIPS32ベースの命令セットを用いて引き続き開発を行うようにした。
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| 今後の研究の推進方策 |
平成29年度は前年度に達成できなかったベースプロセッサの性能向上のための詳細な動作解析を行う。そのために、当初計画にはなかったが動作検証用のコシミュレーション環境の構築を行う。これにより、開発・検証を効率よく進めることができることが期待される。また、それに加え、ヘテロジニアスマルチコアプロセッサの詳細設計を行う。これまでC++で記述したソフトウェアシミュレータ上で動いていたLinuxを、HDLシミュレータ上に移植して動作検証を行う。また、当初計画ではタスクのマイグレーションを専用ハードウェアで実装する予定であったが、計画の遅れのためにまずはソフトウェアシミュレーションを行い、必要な機能や仕様の詳細を決定する。
これと同時に、実用的なヘテロジニアスマルチコアの実現に不可欠な、キャッシュメモリ、バスシステムの開発を行う。研究代表者らはこれまでにキャッシュシステム、及びバスシステムの自動生成ツールであるFabCache、FabBusを開発してきた。しかしながら、これまではボトムアップで設計してきたため、全体でのテストが不十分であるという問題があった。そこで、本年度は各モジュールのテスト用回路を開発し、設計検証の効率化を図るとともに、検証用フレームワークに組み入れることで早期性能評価を実現する環境を開発する予定である。
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| 次年度使用額が生じた理由 |
現在までの進捗状況で報告した通り、ベースプロセッサの性能低下の原因解析や単一命令セットヘテロジニアスマルチコアプロセッサ用の命令セットの公開が遅れているため、当初計画していた性能評価用LSIの試作準備が遅れている。LSI試作準備や性能評価用の計算機は性能向上が目覚ましいため、できる限りそれらの器材が必要となる直前に購入することが望ましい。そのため、当初購入予定であった計算機資源の購入予算を次年度以降に使用するために次年度使用額が生じた。
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| 次年度使用額の使用計画 |
ベースプロセッサの性能向上は現在行っている最中である。また、命令セットの遅れの問題については、当初計画から変更し、既存のMIPS32命令セットを流用することで高性能低消費電力ヘテロジニアスマルチプロセッサの自動設計システムを開発する予定である。平成29年度はハードウェア記述言語を用いた詳細設計を進め、当初計画より若干遅れているが設計・評価用計算機を購入する予定である。
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