| 研究課題/領域番号 |
15K00074
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| 研究機関 | 三重大学 |
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研究代表者 |
佐々木 敬泰 三重大学, 工学研究科, 助教 (20362361)
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| 研究期間 (年度) |
2015-04-01 – 2019-03-31
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| キーワード | ヘテロジニアスマルチコア / マルチコアプロセッサ / 計算機アーキテクチャ / 自動設計 / 動作検証 / コシミュレーション |
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| 研究実績の概要 |
本研究課題では、現在広く普及しているマルチコアプロセッサの自動設計技術の開発を目指している。特に性能や消費電力等の特徴の異なるコアを複数実装し、アプリケーションの特性に合わせてコアに割り当てることで高性能と低消費電力を実現する単一命令セット型ヘテロジニアスマルチコアプロセッサは高い電力性能が得られる反面、設計が非常に複雑で設計コストが高いという問題がある。そこで本研究課題ではヘテロジニアスマルチコアプロセッサの自動設計環境の開発を進めてきた。本年度は、主に以下の3つの課題を解決した。
まず1つ目として、キャッシュの自動設計を行うFabCacheを改良した。具体的には、当初の構想ではFabCacheは単一の設計データでL1, L2, L3, LLCや共有キャッシュ、専用キャッシュ、ダイレクトマッピング、任意構成のセットアソシアティブキャッシュ等を自動設計できるものであった。しかし、開発過程において設計が煩雑になることからL1命令用とL1データ用、それ以外の3種類に分離したため、機能拡張や保守性が著しく低下するという問題が発生していた。そこで、本年度は機能毎のモジュール化や設計最適化を行うことで、FabCacheの統合を進めた。
次に2つ目として、昨年度に引き続き検証用フレームワークの改良を進めた。特に、近年はコア数を通常のマルチコアよりも大幅に増やすことで性能向上を得るメニーコア化が進んでいるため、ヘテロジニアスメニーコアプロセッサに対応できるように、シミュレータの並列化・高速化を優先的に行った。
最後に3つ目として、効率的な浮動小数点用コプロセッサを実装するために、ベンチマークプログラムを動的解析し、浮動小数点用コプロセッサの最適な命令発行、完了ユニットの構成法を検討した。
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
3: やや遅れている
理由
キャッシュ自動生成ツールのFabCacheについては、従来は分離していたL1命令用とL1データ用の設計データを再構成し、モジュール化を進めることで統合した。しかしながら、L1キャッシュとL2以降のキャッシュはコヒーレンシ制御の方法等が大幅に異なっており、統合に至っていない。また、メニーコア対応のためのフレームワーク開発を優先したため、詳細設計やチップ試作のための準備が遅れている。
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| 今後の研究の推進方策 |
本年度はチップ試作に向けてヘテロジニアスマルチコアプロセッサ本体の開発継続、および検証用フレームワークとの融合を行っていく。また、本研究で得られた成果である、RAMメモリを用いた小面積TLBや、バンクレジスタを用いたレジスタファイル実現手法等を組み込んで行く予定である。
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| 次年度使用額が生じた理由 |
ベースラインプロセッサの開発の遅れや、メニーコア対応のための検証フレームワークの開発のため、当初計画では当該年度にチップ試作を行う予定であったが、予定を変更しシミュレーション検証を行っていたため当該年度の使用額が当初予定と異なった。
平成30年度には詳細設計を進め、これまでの成果を組み込んだチップ試作を行う予定である。
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