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本研究では，３次元実装LSIにおける積層チップ間接続で発生する異常遅延の検査を行うための検査容易化設計手法を開発した。また，チップ積層間の接続に用いるシリコン貫通ビア（TSV）やマイクロバンプの欠陥による遅延について，電磁界シミュレーションおよび電子回路シミュレーションにより推定した。提案する検査容易化設計は，TSVに遅延付加セルを設け，異常遅延の検査を行うものである。遅延付加部の内部配線の影響を低減する配置方法についても検討した。試作ICの測定結果より付加遅延量のバラツキを抑える遅延付加ゲートの評価や複数TSVの同時検査可能な条件などを明らかにした。
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