| 研究課題/領域番号 |
15K00080
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| 研究機関 | 会津大学 |
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研究代表者 |
齋藤 寛 会津大学, コンピュータ理工学部, 准教授 (50361671)
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| 研究期間 (年度) |
2015-04-01 – 2018-03-31
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| キーワード | LSI設計技術 / 非同期式回路 |
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| 研究実績の概要 |
様々な電子機器がネットワークに接続し、必要に応じて通信や処理を行うといった、Internet of Things (IoT)の時代が到来してきた。電子機器のセキュリティの重要性は極めて大きく、様々な攻撃に対しても強固である必要がある。クロック信号を使わずローカルなハンドシェーク信号にて回路を制御する非同期式回路は、同期式回路と比べ低消費電力・低電磁放射といった特徴を持つ。しかしながら、暗号回路からでる情報を基に暗号キーを解読するサイドチャネル攻撃に対する優位性を実証するような研究は限られている。そのため本研究では、プログラマブル遅延素子を用いた束データ方式による非同期式暗号回路の電力・電磁波解析に対する耐タンパ性評価を行うことを目的とする。
平成２７年度は、暗号アルゴリズムAdvanced Encryption Standard (AES)を非同期式回路として実現し、耐タンパ性評価に定評があるSAKURA-Gボード上に実装することを計画した。以下に、研究実績の概要をまとめる。
始めに、AESアルゴリズムを比較対象となる同期式回路としてSAKURA-Gボードに実装した。産総研が提案したAESアルゴリズムの様々な実装方式のうちの1つを選択し、SAKURA-Gボードに含まれるField Programmable Gate Array（FPGA）上に実装した。次に、非同期式回路をFPGAに実装するに先立って、設計支援ツールの整備を行った。FPGA、およびその設計支援ツールは同期式回路を想定しているため、非同期式回路に特有な制約、タイミング検証などを支援していない。そのため、我々がこれまでの研究で開発してきた設計フローや設計支援ツールを、対象となるFPGAでも実現できるように修正を行った。また、非同期式回路の消費電力最適化手法を提案した。
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
3: やや遅れている
理由
やや遅れているとした原因は2つある。1つは、暗号キーを解読するDifferential Power Analysis (DPA)といったサイドチャネル攻撃に対する耐性を評価するSAKURA-G Checkerと呼ばれるツールを、思った通りに動かすことができていないことである。もう1つは、我々がこれまでに開発してきた非同期式回路の設計支援ツールが、対象となるField Programmable Gate Arrayに対してそのまま使うことができなかったということである。これは、デバイスやツールによってコマンド名や命名規則などが変わるためである。
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| 今後の研究の推進方策 |
今後は研究を二手にわけ、研究補助員となる学生とできるだけ同時並列的に行う。1つは、非同期式回路の設計支援ツールの修正と、プログラマブル遅延素子を用いた非同期式回路のFPGA実装である。プログラマブル遅延素子を用いた非同期式回路のモデリングと検証は、さらに設計支援ツールの修正と並列に行う。一方、オシロスコープやSAKURA-Gチエッカーを用いた耐タンパ性評価は、参考文献や製造元への確認も含めて対応する。なお、当初の計画では、今年度は電力解析と電磁波解析を行うこととしているが、電力解析に焦点を当てて研究を行う。
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