2018 年度実績報告書

プログラマブル遅延素子を用いた束データ方式による非同期式回路の耐タンパ性評価

研究課題

研究課題/領域番号	15K00080
研究機関	会津大学
研究代表者	齋藤寛会津大学, コンピュータ理工学部, 上級准教授 (50361671)
研究期間 (年度)	2015-04-01 – 2019-03-31
キーワード	非同期式回路 / FPGA / サイドチャネルアタック
研究実績の概要	今年度は、前年度までに準備したプログラマブル遅延素子を含んだ束データ方式よる非同期式回路のモデルの変更、およびXilinx FPGAに非同期式回路を実装するための設計支援ツール開発を中心に研究を行った。非同期式回路のモデリングでは、回路面積や遅延のパターンを念頭に、複数のプログラマブル遅延素子の構成を検討し、モデリング、および論理シミュレーションを行った。 Xilinx FPGAに非同期式回路を実装するための設計支援ツール開発に関しては、必要となる設計制約生成、タイミング検証、および遅延調整の全てを自動化するプログラムを完成させた。その後、2つのベンチマーク回路を対象に、生成したプログラムの支援の下、非同期式回路を設計し、動作検証および評価を行った。また、評価の段階で、期待する性能が得られなかったため、配置制約を用いた性能最適化を検討し、配置制約を自動生成するプログラムを実装した。