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今後のより一層の集積回路製造プロセス技術の進歩により、より多くの回路素子や回路モジュールが1つのシステムLSIに実現可能となるが、製造テストがトータルコストに占める割合が大きくなる。本研究では、LSIチップ上でのテストを目的とした、オンチップサンプラ回路の信号取得部分にあたるアナログ・ディジタル変換器(ADC)と時間・ディジタル変換器(TDC)について、確率的手法を用いた回路の回路最適化手法の確立を目的としている。平成29年度は、以下の2点について重点的に研究を行った。
1. 確率的手法を用いたADCの自動生成システムを構築した。従来のコンパレータ回路に加え、新たにNORベースのコンパレータと非対称コンパレータを提案することで、設計柔軟性を高めた。自動生成システムでは、回路性能の設計パラメータ依存性を利用して回路を生成する。コンパレータとコンパレータアレイを最適化することによって、要求仕様を満たす特性を実現可能であることを示した。構築した自動生成システムは、要求仕様を満たす回路は複数生成し、設計者はその中から最適な回路を選択可能である。提案手法で生成された確率的ADCはディジタル設計フローで実現されるため、他のCMOSプロセスに簡単に移行可能である。
2.レベルクロッシングADC向けのコンパレータ回路の設計、試作、評価をおこなった。この提案回路ではIoT向けのセンサノードでの信号処理に必須となる低消費電力サンプリング回路への応用が期待できる。ここでは、低電圧動作機器向けのレベルクロッシングADCに向け、低電源電圧動作かつ、ヒステリシス特性と、オフセット電圧の自己校正機能を持ったヒステリシスコンパレータ回路の設計、試作を行い、試作チップの評価により所望の性能が達成できたことを確認した。
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