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本研究では、レジスタ間処理時間を遅延素子で調整できる非同期式回路を用い、遅延値をランダムに変更することで、同じ処理でも異なる電流・電磁波特性を示す、耐タンパ性に優れたプロセッサを実現する。
平成29年度は、はじめに昨年度東京大学VDECを通して試作したAES暗号化チップの評価を行った。試作したチップには提案方式の比較のため、組み合わせ回路部は共通とし、タイミング方式をクロック信号に基づく同期式回路方式、遅延値が固定値な遅延素子を用いた非同期式回路方式、及び提案するランダム遅延素子を用いた耐タンパ非同期式回路方式から選択できるようになっている。しかしながら、製造されたチップでは動作が確認できなかったため、テープアウトしたデータを確認し、設計を見直して再度チップ試作を行った。実チップによる電磁波特性が評価できなかったため、ディジタルシミュレーションにより提案方式の有効性を評価した。
耐タンパ性を向上させる方式に関して検討した結果、以下のことが明らかになった。遅延要素となる負荷容量の制御に必要なビット数をNとすると、遅延値としては2^N-1種類が生成できるため、耐タンパ性を向上させるためには必要なビット数と等しい線形帰還シフトレジスタではなく、ビット数の多い線形帰還シフトレジスタを用いた方がよい。また、複数のパイプラインステージにランダム遅延素子を適用する場合、各ステージで使用している線形帰還シフトレジスタで生成されるランダム値の個数の最小公倍数がシステム全体のランダム値の生成に関する周期を決定する。そのため、各パイプラインステージで異なるビット数のものを用いることで、耐タンパ性を容易に向上させることができる。一方、ビット数の増加は線形帰還シフトレジスタの面積オーバーヘッドを大きくするため、トレードオフを考慮した設計が必要であることも明らかにした。
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