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本研究は、超低電圧下での動作を可能としたレシオレスSRAM技術を、高速パケット処理に広く利用されるCAM（Content Addressable Memory)回路へ適用し、素子ばらつきや経年劣化の影響を受けずに、高速かつ超低消費電力な検索ハードウエアエンジンを実現するものである。これまでに、レシオレスSRAMセルを、T-CAM（３値CAM)セルへ展開する場合の課題と、共通マッチライン回路のレシオレス化に関しての検討を行った。その結果、超低電圧動作が可能なレシオレスT-CAMセルを構成する場合、読み出し回路部分を削減することで２４個のトランジスタで構成できること、共通マッチラインには、階層化した完全スタティックなCMOS回路を用いる必要があることが分かった。従来の６トランジスタSRAMベースのT-CAMセルでは、１６トランジスタが必要のため、オーバーヘッドはセル単体の２倍から1.5倍まで削減できた。今年度は、180nmCMOSプロセスで設計・試作したレシオレスT-CAM回路の実証チップの評価を行い、同時に試作した６トランジスタSRAM型のT-CAMとの性能比較を行った。その結果、電源電圧0.25Vまでの動作を実測で確認し、従来の６トランジスタSRAMを用いたT-CAMに対しては、半分以下の電源電圧で動作することを実測で確認できた。国際学会への投稿・発表を行い、さらには、超低電圧領域における測定法に関しても検討を行い、論文投稿・掲載まで達成できた。
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