| 研究課題/領域番号 |
15K06036
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| 研究機関 | 早稲田大学 |
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研究代表者 |
柳澤 政生 早稲田大学, 理工学術院, 教授 (30170781)
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| 研究期間 (年度) |
2015-04-01 – 2018-03-31
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| キーワード | ロバスト / 低電圧回路 / 低消費電力回路 / LSI設計 / ソフトエラー耐性 |
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| 研究実績の概要 |
LSI（大規模集積回路）の信頼性における重要な問題の1つとして、放射線起因のソフトエラーが挙げられる。高エネルギー粒子が回路に衝突すると、エネルギーを失い、電子正孔対が生成する。過剰キャリアである電子はN拡散領域、正孔はP拡散領域へと収集される。収集された電荷がノードの臨界電荷量を上回った場合、状態が反転し、ソフトエラーが発生する。つまり、PMOSとNMOSにおいて、データは一方向にしか反転しない。ソフトエラーは一時的な故障のため、回路構造の工夫等で回復することができるが、間違った値をラッチした場合、回路に重大な障害が生じる。従来の耐ソフトエラー技術よりも高い耐性をもち、低消費電力・小面積・高速なLSI設計技術の開発が求められている。
従来の耐ソフトエラー技術の1つとして、小松らによって提案されたSEHラッチが挙げられる。SEHラッチは2つのデータ補正ノードと1つのデータ保持ノードの3つのノードで構成される。1つのノードでエラーが起きた場合は他の2つのノードのデータをそれぞれ参照することによって、エラーから回復できる。PMOSとNMOSではソフトエラーは一方向にしか発生しない性質を利用し、データ補正ノードをそれぞれPMOSとNMOSで構成している。このような構成によって、高いソフトエラー耐性を実現している。
本研究では、さらに優れた耐ソフトエラーラッチを研究している。昨年度はSEHラッチを改良することにより、New-SEHラッチを提案し、消費電力を46％削減、トランジスタを25％削減させたが、遅延オーバーヘッドが大きかった。本年度はNew-SEHラッチを改良することにより高速化を目指したFast-SEHラッチを提案した。シミュレーション実験によって、Fast-SEHラッチはSEHラッチと比較して、最大で10.91％の電力削減、55.17％の遅延削減することを示した。
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
2: おおむね順調に進展している
理由
本年度は、当初、計画していたように、「研究計画調書」に記載したことをはじめとして研究を行った。特に、「研究実績の概要」に記載したように、低電力な耐ソフトエラーラッチの設計において優れた研究成果を得ることができた。来年度は上記研究成果をさらに進展させてゆく。
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| 今後の研究の推進方策 |
今後は、当初の計画に従い、研究を進めていく。可能ならば、研究の推進速度を速める。具体的には、以下の通りである。
１．C-elementを活用することにより、高いソフトエラー耐性をもたせた回路設計
２．MOSトランジスタのSizing調整による超低電圧回路高速化設計技術
３．タイミングエラー予測によるばらつき耐性をもつ超低電圧回路設計技術
４．時間的に余裕があれば、電源電圧や温度を変化させたときの回路の振る舞いに関しても研究したい。
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| 次年度使用額が生じた理由 |
出張旅費が予定よりも少額であったために、若干、次年度使用額が生じた。
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| 次年度使用額の使用計画 |
平成29年度に予定以上の研究成果を発表する可能性があるため、この学会出張旅費に充当する。
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