|
近年の携帯電子端末の普及に伴い、CMOSテクノロジーの研究は日々進化している。同時に携帯性向上のためへの低面積化や、低電力化が強く求められている。微細化に伴い、回路の臨界電荷量が急激に低下し、わずかな電荷量でもソフトエラーが発生するようになってしまった。高エネルギー粒子が回路に衝突すると、エネルギーを失い、電子正孔対が生成する。過剰キャリアである電子はN拡散領域、正孔はP拡散領域へと収集される。収集された電荷がノードの臨界電荷量を上回った場合、状態が反転し、ソフトエラーが発生する。つまり、PMOSとNMOSにおいて、データは一方向にしか反転しない。ソフトエラーは一時的な故障のため、回路構造の工夫等で回復することができるが、間違った値をラッチした場合、回路に重大な障害が生じる。よって、ソフトエラーは技術の発展を妨げているといえる。従来、ソフトエラーの発生原因を利用したものや多重化を行うものなど、様々な耐性手法が提案されてきた。C-element を使用した耐性技術としては、TFH ラッチやFERST ラッチ、HiPeRラッチ等が挙げられる。しかし、従来の技術は回復できるノードに制限があることや、多重化による電力オーバーヘッドが大きいこと等の問題が挙げられる。以上より、低電力かつどのノードでエラーが発生しても回復できるラッチの設計技術の開発が急務であるといえる。本研究では、C-element を使用し、低電力化を目指した耐ソフトエラーラッチであるSHC ラッチの提案を行った。SHC ラッチと既存の耐ソフトエラーラッチを実装し、spiceシミュレーション・評価を行った結果、SHC ラッチ はHiPeR ラッチと比較し、最大で80.52% の電力削減を達成した。また、改良SHC ラッチはFERST ラッチと比較し、最大で66.04% の遅延削減を達成した。
|
