| 研究課題/領域番号 |
15K06048
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| 研究機関 | 北見工業大学 |
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研究代表者 |
谷本 洋 北見工業大学, 工学部, 教授 (20322886)
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| 研究分担者 |
吉澤 真吾 北見工業大学, 工学部, 准教授 (20447080)
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| 研究期間 (年度) |
2015-04-01 – 2018-03-31
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| キーワード | 確率的フラッシュAD変換器 / 統計的アナログ信号処理 / 動的素子整合手法 / 偶高調波ミクサ / 時間‐デジタル変換器 |
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| 研究実績の概要 |
１．確率的フラッシュADCの設計理論を確立するため，線形化手法について検討した：同じ平均値と標準偏差σを持つ正規分布（ADCを構成する多数の比較器のオフセット電圧のモデル）を複数のグループに等分割し，それぞれに約1.5σずつ異なる参照電圧を与えることで，正規分布から近似的に一様分布を合成する手法を提案し，理論解析と数値シミュレーションにより1,000個～10,000個の比較器を11組に分割することで6bit程度のADCが実現可能であることを明らかにした．この結果は論文投稿し掲載された．
２．確率的フラッシュADCに対するダイナミックエレメントマッチング(DEM)手法の適用を検討した：上記項目1.の検討結果に対して，さらに比較器のグループをランダムに巡回させるダイナミックエレメントマッチング(DEM)手法を適用する方式を提案し，その効果について数値シミュレーションで確認し，大幅に相互変調歪が軽減できることを明らかにした．さらに，DEMは比較器の全グループを完全ランダムに入れ替える代わりに，全グループを環状に配列し，回転する数をランダムにするバレルシフト方式で十分な効果が得られることも明らかにした．この結果は国際学会で発表した．
３．確率的フラッシュADCの試作設計を行った：上記項目1.と2.の検討結果を反映したLSIの回路を0.18umのCMOSプロセスで設計し，レイアウト設計まで行って試作投入した．
４．新規な周波数変換機能を有するAD変換器の発案しLSI化設計を行った：従来アナログ回路として構成されてきたダウンコンバータの出力を直接デジタルに変換する構成を考案し，シミュレーションとFPGAによる機能試作により動作を確認した．さらに，この新方式の原理的な検証を行うためのLSI化設計を実施し，上記３．と一緒に試作投入した．本手法はソフトウェア無線機に好適な回路と考えられる．
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| 現在までの達成度 |
現在までの達成度
2: おおむね順調に進展している
理由
１．平成27年度は予定していた確率的フラッシュADCの機能レベル検証をシミュレーションやFPGAを用いた実機でも行い，国際学会で結果を発表した．これに並行して高速デジタル符号化回路の予備検討を行い，アナログ回路部分の検討結果と合わせて確率型フラッシュADCのLSI化回路設計(第1次設計)を完了し，予定通り締切(2016/1/25)にレイアウト図面を提出した（試作LSIの納品は2016/5/20の予定）．
２．当初の研究計画にはなかったが，周波数変換機能を有するAD変換器の新しい回路方式を着想し，その実現方法に関する検討を行った．さらに，この新方式の原理的な検証を行うためのLSI化設計を実施し，上記のレイアウト図面と一緒に試作投入した．
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| 今後の研究の推進方策 |
１．「確率的フラッシュADC」と「周波数変換機能を有するADC」の試作LSIが5月下旬に納品される予定なので，これらを評価し，結果を第2次設計に反映させる．第2次設計では両ADCのより高速の動作を目指す．これについてはこれまで主に検討してきたアナログ信号処理部分のみならず，デジタル信号処理部の高速化検討も重要である．
２．「確率的フラッシュADC」についてはさらに統計的な手法を活用して性能向上出来合ないか，検討を行う．具体的には高速・低電力で動作するダイナミックエレメントマッチング手法を適用した参照電圧発生回路を検討する．
３．派生した「周波数変換機能を有するADC」については，ソフトウェア無線機に好適な特性が期待できるため，リソースの一部を投入して高速化や低消費電力化からの観点から性能限界を検討する．具体的には位相検出回路の高速化を検討する．
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| 次年度使用額が生じた理由 |
次年度使用額はLSI試作費用に相当する金額である．試作の発注はH27年度に完了しているが，その納品と支払いの発生がH28年5月であるため．
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| 次年度使用額の使用計画 |
予定通り，LSI試作費の支払いに充てる．
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