| 研究課題/領域番号 |
15K12000
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| 研究機関 | 東北大学 |
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研究代表者 |
江川 隆輔 東北大学, サイバーサイエンスセンター, 准教授 (80374990)
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| 研究期間 (年度) |
2015-04-01 – 2017-03-31
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| キーワード | CNT / 配線遅延 |
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| 研究実績の概要 |
本研究では，2025 年頃に登場が想定されるCNTデバイスを用いたマイクロプロセッサ設計の課題を明らかにすることを目的に，アーキテクチャレベル，RTLレベル双方において検討を進めた．マイクロアーキテクチャレベルにおいては，ビルディングブロック間を結ぶ長配線が性能に与える影響を明らかにするための評価環境を構築し，アーキテクチャレベルでの予備評価を行った．特にコア，メモリの粗粒度積層の効果を検証するべく将来のマルチチャネル型DRAMメモリを想定した評価を行い，配線遅延が極めて小さな設計空間においては，DRAMデバイスの遅延そのものが支配的になることから，エネルギ効率を最大化するためには適切なメモリ管理手法が必要であるとの知見を得た．
また，RTLレベルの検討においては，米国スタンフォード大学が開発したCNTFetを用いた基本論理セル設計を行い，これらを用いた整数演算器の設計・評価を通して，遅延時間，消費電力等の電気的特性の分析を行った．これにより，既存のCMOSデバイスと比較して，入力信号依存の遅延時間差が抑制されることを明らかにした．
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
2: おおむね順調に進展している
理由
当初設定した各研究項目において，計画通りに検討を進め，28年度に向けてさらに研究進捗を加速させるための用意が出来ていると判断している．
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| 今後の研究の推進方策 |
基本的には当初の計画通りに研究を推進する予定でいる．RTLレベルにおける検討では，これまでに設計した基本論理セルを用いた大規模CNT回路の検討，特に入力信号依存の遅延差が抑制されることに着目した，高速，低消費電力大規模演算回路の設計に関する検討を推し進める．マイクロアーキテクチャレベルにおいてはCNT配線の詳細なパラメータを用いた検討を推進し，RTLレベルで得られた知見を元に，CNTデバイスを用いたマイクロプロセッサ設計の課題を明らかにしながら，これらの課題を克服可能なアーキテクチャ，ならびに回路設計手法の検討を行う予定でいる．
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| 次年度使用額が生じた理由 |
差額が生じた理由としては，（1）研究補助の学生謝金，（２）調査出張旅費と会議参加費等が想定よりも少なかったことが上げられる．（１）に関しては，適任の学生の確保が遅れたため今年度の支出が無かったことが主たる理由である．（２）に関しては，本年度は調査に係る出張よりも評価環境の構築に注力したため，旅費が想定していた金額よりも抑えられたためである．
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| 次年度使用額の使用計画 |
27年度の繰り越した予算は，28年度の研究を効率良く推進させるために活用する．具体的には最新のモノリシック積層にかかる調査旅費に加えて，これまで得られた成果を発表するための旅費，会議参加費，論文投稿料として用いる．最終年度ということもあり，積極的な成果発表を行う予定でいる．また，28年度は本研究の補助を行う学生が既に確定していることから，速やかに予定通りの予算の執行が可能であると考えている．
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