| 研究実績の概要 |
本研究では，2025年頃に実用化が期待されている新規デバイス技術を用いた高エネルギ効率マイクロプロセッサの実現を目的に，カーボンナノチューブを用いた素子を用いた演算回路設計手法，不揮発性メモリであるSTT-RAMを用いたメモリサブシステムの詳細設計・評価に取り組んだ．
昨年度に引き続き，将来DRAMに取って代わることが期待されているSTT-RAMを用いたラストレベルキャッシュ(LLC)の低消費電力管理機構とその詳細評価に取り組んだ．STT-RAMは不揮発性メモリであるため，従来のSRAM, DRAMと比較して，低消費電力動作が可能だが，データの書き込みにかかる消費電力・遅延のオーバーヘッドが大きい．STT-RAMにおける書き込みの消費電力は書き込むデータサイズよりも書き込む頻度に依存する傾向があることに着目し，アプリケーションのメモリアクセス特性に応じてSTT-RAMキャッシュに書き込むラインサイズを制御するメモリ管理機構を提案し，詳細な評価により有効性を明らかにした．
また，カーボンナノチューブにより構成されるFET(CNFET)を用いた演算回路設計手法に関する取り組みでは，CNFETを用いたウェーブパイプライン化回路の設計手法と設計に取り組み，CNFETを用いたNANDゲートと遅延素子となるインバータを用いたラフチューニングのみを行う事で，CMOSを用いたウェーブパイプライン回路設計よりも設計にかかるコストを抑制しながら，同等以上の性能を有するウェーブパイプライン化回路実現の可能性を明らかにしている．
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