| 研究課題/領域番号 |
15K15960
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| 研究機関 | 京都大学 |
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研究代表者 |
新谷 道広 京都大学, 情報学研究科, 研究員 (80748913)
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| 研究期間 (年度) |
2015-04-01 – 2018-03-31
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| キーワード | NBTI / NBTI緩和 / プロセッサ設計 / タイミング解析 |
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| 研究実績の概要 |
本研究では，経年劣化を緩和可能な高信頼プロセッサに関する研究を行っている．
まず，NBTIに起因するパス遅延劣化を高速に計算できる手法を開発した．本手法は，ルックアップテーブルに基づいている．NBTIはpMOSトランジスタのゲート電極に負電圧がかかる時間の割合（信号確率）で決まるため，事前に各pMOSゲートの信号確率とその時のしきい値電圧の劣化量を取得する．逐次このテーブルを参照しながら，高速にパス遅延劣化量を計算する．本手法を商用RISCプロセッサに適用した場合，既存のSPICEツールによる評価と比べて7%以下の誤差で4114倍の高速化を達成した．本成果に関しては，国内会議1件，国際会議1件で発表済みであり，論文誌での採択が決定している．
続いて，NBTIによるタイミング劣化を効率よく緩和する手法を提案した．提案手法では，事前にNBTIの劣化が進む箇所を推定し，オンラインでこれを緩和する施策を行う．上述のように，信号確率からpMOSの劣化量が推定できるため，事前にプロセッサのワークロードから事前に付加がかかりやすい箇所を推定することができる．また，プロセッサのNOP動作時にpMOSに負電圧がかかる割合を変化させる機構を埋め込むことで，オンラインでの劣化緩和を実現した．この緩和機構は回路オーバーヘッドを伴うため，遺伝的アルゴリズム，k-means++アルゴリズムを用いて緩和機構の埋込箇所を選択する手法を開発した．パス遅延は上述のパス遅延劣化の高速計算手法を用いおり，商用プロセッサに対して適当したところ，4%の回路オーバーヘッドで劣化遅延の44%を緩和できることを示した．本成果は，国内会議1件と国際会議1件にて発表済みで，さらに国内会議2件と国際会議1件で発表が決まっている．
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
2: おおむね順調に進展している
理由
ほぼ計画どおりである．初年度で計画していた，NBTI経年劣化によるタイミング遅延の評価環境構築及び，タイミング劣化機構の効率的な埋込手法の提案を達成できた．
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| 今後の研究の推進方策 |
次年度は，研究計画どおりプロセッサ命令に基づく経年劣化モニタの開発に注力する．具体的な課題としては，下記を考えている．
・命令毎の経年劣化のキャラクタライズとその評価
・経年劣化モニタのアーキテクチャの検討と評価
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| 次年度使用額が生じた理由 |
H27年度，国際会議への発表を計画していたが，不採録となり参加できなくなったため．この分の旅費が浮いた．
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| 次年度使用額の使用計画 |
論文採択率をよりあげるため，アカデミック向け試作サービスによる経年劣化モニタの試作をH28年度に前倒して行う．試算費用は，0.18um プロセスによる試作価格を約2,000 千円/5mm^2である．
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