| 研究課題/領域番号 |
15K15963
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| 研究機関 | 石川工業高等専門学校 |
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研究代表者 |
松本 剛史 石川工業高等専門学校, その他部局等, 准教授 (40536140)
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| 研究期間 (年度) |
2015-04-01 – 2017-03-31
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| キーワード | FPGA / 回路デバッグ |
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| 研究実績の概要 |
製造後に機能変更が可能な集積回路であるField Programmable Gate Array(FPGA)は、大規模化が進んでおり、その応用範囲を広げている。一方で、この大規模化のために、回路合成や配置配線に要する時間が長期化しており、大規模な回路では数時間以上の時間を要するようになっている。これは、回路設計を専門としない分野の研究者・技術者がFPGAを使用する際の問題となる。そのため、FPGAがより幅広い分野で利用されるためには、設計効率の改善が必要である。そこで、本研究では、機能追加やバグ修正等によって、一度FPGA上で動作する回路が得られた後に生じる設計変更・修正に対して、FPGAが本来有する機能変更が可能であるという性質を利用して、修正・変更後の回路を高速に合成する手法を開発すること、および、その手法を現状のFPGA設計フローへ導入することを目的としている。初年度である平成27年度には、本研究で使用する回路設計データの作成・収集、および、FPGAをターゲットとして行った回路合成の結果として得られるLUTネットワークの差分抽出を行った。これらは、次年度以降の研究において、効率的な再合成手法を研究開発する際に必要なデータである。設計データの作成・収集としては、公開データであるOpencoresから得られた設計、高専の授業において学生が授業内で行った設計をFPGAをターゲットとしてLUTネットワークに合成した。加えて、それらの設計例において、バグ修正や設計変更によってLUTネットワークにどの程度の差分が生じるかを求め、差分の規模を評価した。
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
2: おおむね順調に進展している
理由
今年度の研究計画としては、(1) 回路データの作成と収集、(2) FPGA回路合成環境の構築と回路からのLUTネットワーク生成、(3) LUTネットワーク間の差分抽出と評価、の3点を行い、配置配線を伴わないFPGA再合成手法の研究開発環境を整備することを年度の目標としており、これらは達成できたと考えられる。
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| 今後の研究の推進方策 |
最終年度となる次年度は、今年度の成果を活用して、回路設計に修正や変更が生じた場合に、FPGA回路の内部論理を効率的に決定することによってFPGAの再合成を効率的に実現する手法の研究開発を行う。この手法は、FPGAを対象としない一般の回路に対して適用することができる手法を改良して実現する予定である。この手法は、今年度の研究成果として得られたLUTネットワーク間の差分に対して適用するため、より効率的に再合成を行うためには、差分部分を小さくする必要がある。次年度は、回路中の内部等価点を利用することによって、このLUTネットワーク間の差分の規模を可能な限り小さい部分回路として抽出する手法もあわせて研究開発する。
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| 次年度使用額が生じた理由 |
今年度は、勤務先の高専においてクラス担任となり、出張に関する制約が強かったため、調査活動として予定していた国際会議への参加ができなかったため。
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| 次年度使用額の使用計画 |
次年度の早い時期に、今年度参加を予定していた国際会議に参加する予定である。すでに今年度の研究成果があるため、国際会議参加時には、回路の自動設計分野の研究者とこれまでの成果に基づいた研究討議を行うことも検討している。
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