研究課題
本研究では、J-PARC E16の電子同定用鉛ガラス電磁カロリメータの電荷情報を使ったトリガー読み出し回路についての性能を向上させるため、ベースライン再生回路及びcharge to time converter回路で整形した信号をFPGAに組み込んだhigh resolution TDCで測定する、高計数率環境下でのデータ取得に対応した高速エレクトロニクスの開発が目的である。前年度に技術検証したFPGAによるhigh resolution TDCの多チャンネル化、パイプライン処理によるmulti-hit対応及びdead time削減、さらにパルスの立ち上がりエッジと立下りエッジの両方の測定への対応といった改良を行い、Xilinx Spartan6 FPGA XC6SLX150-2FGG484Cにsingle channel分解能で~20 psec(σ)のTDCを検出器信号用16 channelとコモンストップ(トリガー)信号1 channelの合わせて17 channel (tapped delay lineとしては34個)を実装した。また、入力パルスをFPGA内で複数回測定することで時間分解能を向上させるwave union TDCに変更したことで、tapped delay lineによる時間情報変換テーブルはtapあたり平均20 psecから10 psecに改善したが、外部から入力した信号に対しての時間分解能の向上はみられなかった。これは基板上の信号配線・電源・グラウンド設計に由来するノイズや電源・グラウンド変動など、FPGAに実装したロジック以外の影響によるものと考えている。本研究により習得した技術を活かして、より高性能なXilinx 7 seriesなどのFPGAでのhigh resolution TDCの開発へとつなげていきたい。一方、アナログ波形整形回路や検出器のビーム照射といった高計数率環境下での性能評価に関しては進捗が遅れている。
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