|
安価に電荷情報が得られ、かつ高速動作する読み出し回路の開発を目標として、パルス幅を高時間分解能で測定するTDCを市販のFPGAに実装した。このTDCではクロックカウンティングによる計測と、クロック間隔を内挿するtapped delay lineを用いる高時間分解能測定を組み合わせる。各tapの微分非線形性の補正はFPGA内のBlock RAMとクロック合成器を用いて自動的に較正されるようにした。本研究ではXilinx Spartan 6 FPGA XC6SLX150-2FGG484Cを使って16チャンネルの高時間分解能TDCを開発し、時間分解能30 psec以下を得た。
|
