研究課題
本研究では，ガロア体上の算術演算として記述される攻撃対策を施した耐タンパー性暗号プロセッサの形式的設計技術の確立を目指し，その形式的記述・検証手法を開発した．また，その応用として高効率な耐タンパー性暗号プロセッサの設計・開発を行った．特に，近年暗号プロセッサに物理的に直接アクセスして秘密情報を奪うサイドチャネル攻撃の脅威が急速に高まっている一方で，サイドチャネル攻撃耐性を有する暗号プロセッサの設計は高度に専門的な知識が必要とされ，またその機能検証も困難な状況であることから，そうしたサイドチャネル攻撃対策を研究対象として，下記の2項目の研究を推進した．(I) サイドチャネル攻撃対策を施した暗号プロセッサの形式的設計・検証手法の開発(II) サイドチャネル攻撃対策を施した暗号プロセッサの設計・試作また，上記設計・検証手法の応用として，先端的な耐タンパー性暗号プロセッサの設計・評価を行った．特に，現在の国際標準暗号であるAES（Advanced Encryption Standard）および次世代の軽量暗号であるPRINCEを対象として設計・試作評価を行った．本年度は特に，前年度に開発した形式的設計・検証手法を用いたAESおよびPRINCEプロセッサの詳細設計・評価を行った．仏国Telecom ParisTechのJean-Luc Danger教授らと連携して検討し，AESに関しては反応型対策（EM Attack Sencsor）を，PRINCEに関してはRSM（Rotating S-box Masking）を採用することで，従来と比べて対策オーバーヘッドを大幅に削減できることを確認した．
すべて 2018 2017 2016 その他
すべて 国際共同研究 (1件) 雑誌論文 (2件) (うち国際共著 1件、 査読あり 2件) 学会発表 (4件) 備考 (1件)
IEEE International Symposium on Electromagnetic Compatibility
巻: 1 ページ: 399-404
10.1109/ISEMC.2017.8077903
Symposium on VLSI Circuits
巻: 1 ページ: C266-C267
10.23919/VLSIC.2017.8008502
http://www.ecsis.riec.tohoku.ac.jp/
