| 研究概要 |
本課題では、組み合わせ最適化問題に対する指数サイズ近傍のアプローチをテーマにしている。おもに、次の3つの方向から研究を進めている。
(A)一般的、基礎的な技法およびそのための理論
(B)具体的な問題に対する近傍と解法の設計と実装
(C)解法のハードウェア化ないし準ハードウェア化
(A)において、技法の核にあるのは、グラフやハイパーグラフの再帰的分割であり、幅の小さい木分割や分枝分割を効率的に求めることが重要になる。特にこの研究では、実装のしやすい動的計画法の基礎となる分枝分割を多用している。昨年度開発した、平面グラフの分枝分割を求める$0(n^3)$時間のアルゴリズムについて、今年度は実装技法の研究と計算機実験を行った。$0(n^3)$のアルゴリズムが、その前身である$0(n^4)$のアルゴリズムと比較して、小規模の問題に対しても高速であることが確認され、また、いくつかの実装上の工夫が効果的であることも確認できた。また、木分割と分枝分割の関係についても模索した。特に、最適木分割を容易に求めることができる弦グラフのクラスにおいて、与えられたグラフが「木分割より小さい幅の分枝分割を持つか」という判定問題を研究した。多項式時間アルゴリズムを得るためのいくつかのアプローチを試みたが、未解決である。
(B)においては、巡回セールスマン問題、クリーク被覆、集合被覆問題などの問題に対して研究を行った。巡回セールスマン問題については、平面グラフに対するグラフ分割に基づいた解法エンジンの開発を行った。特に、グラフ分割に基づいた動的計画法アルゴリズムにおける表管理の手法について、新しい方法を考案して実験を行った。クリーク被覆問題については、近傍内最適化の基礎となる厳密解法を中心に研究を行った。集合被覆問題については、既存の小規模近傍に基づいた実装実験を行い、巨大近傍アプローチの可能性を見るための予備的な実験を行った。
(C)については、パーソナルコンピュータにハイエンドのFPGAを搭載したボードを組込み,その上で実験を行った。LUT (Look-Up Table)を直列多段に接続することで所望の論理回路を得る方法がLUTカスケード法として提案されているが,これをFPGA内部の組込みメモリを用いて実装するツールの開発と実際の応用例としてFIRフィルタの実装に用いて性能評価を行った。また,高速な演算をFPGAで実現可能かどうかを確認するためにWalsh変換の専用ハードウェアを実現することでPentium M上でC言語で記述したソフトウェア実現に比較して1000倍以上高速になることも確認した。
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