| 研究課題/領域番号 |
16206034
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| 研究機関 | 東京工業大学 |
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研究代表者 |
益 一哉 東京工業大学, 統合研究院, 教授 (20157192)
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| 研究分担者 |
伊藤 浩之 東京工業大学, 精密工学研究所, 助教 (40451992)
佐藤 高史 東京工業大学, 統合研究院, 教授 (20431992)
天川 修平 東京工業大学, 統合研究院, 助教 (40431994)
石田 光一 東京工業大学, 統合研究院, 助教 (30431993)
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| キーワード | 伝送線路 / 集積回路 / 微細配線 / 高速信号伝送 / 低消費電力 / システムオンチップ / ネットワークオンチップ / 配線長分布 |
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| 研究概要 |
あらゆる情報がグローバル化パーソナル化するユビキタス情報化社会において、そのハードウエアを支えるのは、ナノメータレベルまで微細化しているSi CMOS集積回路である。2013年には最小加工寸法(テクノロジーノード)35nmで、チップ面積(20mm角)上に108個のトランジスタを集積(Integration)し、これを20GHzのクロック信号で動作させようとしている。LSIはこれまでスケーリング則を指導原理として微細化し、高速化、高集積化、高性能化、低消費電力化を実現しナノメータスケール集積世代に突入した。
本研究は、信号伝達・伝送の本質が通信にあることに着目し、トランジスタからトランジスタを接続する配線、リピータ、ハブ、ルータを一つの通信路として考え、まず通信路の帯域幅とS/N比から決定する通信路容量により配線システムの評価を行う。許容される伝播遅延時間と情報伝送量の要求から、各通信路部分における通信路容量の設計を行う。必要な通信路容量に基づいて最適な配線網構造や誤り訂正能力を持つ低消費電力回路設計・試作を行う。これらの結果をもとに、ネットワークオンチップにも適用可能な物理設計手法の構築を行う。
本年度は、線路回路設計に関して、90nm CMOSを利用した単方向および双方向回路について設計理論としてまとめあげた。これらをさらに低電力化させる方法として、パルス化手法を提案して開発した。
また、線路設計に関しては、回路の周期性を考慮した線路手法を明らかにした。
ネットワークオンチップ設計に関しては、従来のリピータ利用回路と伝送線路利用回路について検討し、リピータ利用回路方式ではスケーリングに従って性能向上を望むことができないことを明示し、伝送線路配線の優位性をした。また、さらなる高性能配線のためには多値伝送の考慮が必要であることを示した。
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