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本研究では、高い絶縁破壊電界を有するワイドギャップ半導体SiCの多層pn接合を用いた高耐圧・低損失パワーデバイスの構造設計とデバイス作製に関する基礎研究を行った。以下に本年度に得られた主な成果をまとめる。
1.二次元空乏化を用いた高耐圧SiC MOSFETの作製
(1)デバイスシミュレーションにより、pn接合の二次元空乏化時の電界分布を解析し、デバイス端部での電界集中を緩和し、高い耐圧が得られる最適なドーピング密度とサイズを決定した。また、この最適設計値に絶縁膜/SiC界面や表面電荷が影響を及ぼすことを初めて明らかにした。
(2)高品質エピタキシャル成長、微細加工、イオン注入、MOS界面制御などの技術を集約して、pn接合の二次元空乏化を活用した横型SiC MOSFETを作製した。MOS界面の窒化処理によりチャネル移動度が大幅に増大することを見出し、これを適用することで、耐圧1080V、オン抵抗60mΩcm^2という世界最高水準の性能を達成した。この特性はSiパワーMOSFETの理論限界値より数倍優れている。また、耐圧のドーピング密度依存性を詳細に調べ、実験データはシミュレーション結果と良い一致を示すことを明らかにした。広い温度範囲でデバイスの特性を評価し、キャリヤの伝導機構や絶縁破壊機構について考察した。
2.三次元空乏化構造の作製
(1)デバイスシミュレーションにより、多層pn接合の三次元空乏化時の電界分布を解析し、適切なドーピング密度と微細加工を採用することによって、従来のSiCデバイスの性能をさらに数倍以上改善できることを明らかにした。
(2)化学気相堆積法により形成した厚い酸化膜をドライエッチングにより微細加工する技術を確立し、2μm程度の幅と深さを有するSiCトレンチを形成することに成功した。このSiCトレンチ基板に気相成長によってSiCの埋め込み成長を行った。埋め込み形態は成長時のC/Si比に強く依存することを見出し、低いC/Si比の条件でトレンチ溝を完全に埋め込むことに成功した。
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