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本研究では、高い絶縁破壊電界を有するワイドギャップ半導体SiCの多層pn接合を用いた高耐圧・低損失パワーデバイスの構造設計とデバイス作製に関する基礎研究を行った。以下に本年度に得られた主な成果をまとめる。
(1)デバイスシミュレーションによりpn接合の二次元空乏化時の電界分布を解析してデバイス端部での電界集中を緩和し、高い耐圧が得られる最適なドーピング密度とサイズを決定した。また、絶縁膜/SiC界面や表面電荷が空乏化や電界分布に与える影響を明らかにした。
(2)二次元空乏化構造を従来のnp型から表面p型領域を有するpnp型(ダブルRESURF)にすることにより、耐圧の低下を招くことなくドーズ量を増すことができ、ドリフト抵抗を大幅に低減できることを見出した。さらに、この構造における最適ドーズ設計の指針を構築した。また、この構造の採用により、ゲート酸化膜の電界も緩和され、高耐圧化に有利であることを見出した。
(3)高品質エピタキシャル成長、微細加工、イオン注入、MOS界面制御などの技術を集約して、pn接合の二次元空乏化を活用した横型SiC MOSFET(ダブルRESURF構造)を作製し、耐圧750V、オン抵抗52mΩcm^2という優れた特性を得た。本研究独自のダブルRESURF構造を採用することによって、ドリフト抵抗を従来の1/3以下に低減できることを実験的に示した。
(4)異なるドーピング密度を有するpnp型の二次元空乏化構造を二重に形成する「二ゾーンダブルRESURF構造」を発案し、シミュレーションによる最適設計と試作を行った。二ゾーン化することで耐圧を大幅に増大できることを見出した。試作したSiC MOSFETは耐圧1380V、オン抵抗66mΩcm^2という世界最高の性能を示した。
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