研究課題
本年度は、主に、暗号回路に対する電力差分解析(Differential Power Analysis)耐性評価手法を構築すること、および、オーバーヘッドの小さい高速低消費電力非同期式ハードウェアを設計することについて研究した。1.暗号回路に対するDPA耐性評価手法の構築耐性の高い回路を設計するには、設計工程の上流から下流に至る各段階で耐制が評価できる必要がある。まず、1)上流工程では、ゲート回路において、その入力値のハミングウェイト、出力値のハミングウェイトは、ともに消費電力と相関があるとするモデルを提案した。このモデルに基づくシミュレーションにより、短時間で、未対策の回路に対して秘密鍵が推定できること、および、既存のいくつかの対策法の効果が確認できることを示した。次に、2)実装直前の段階では、回路シミュレータNanoSimを用いたシミュレーションが有効であることを示した。この手法は時間はかかるが、より信頼性の高い耐性評価が可能である。最後に3)共有鍵暗号DESを実際にFPGA(Field Programmable Gate Array)に実装し、DPA実験を行い、対策を行わない回路に対しては鍵が推定できることを確かめた。2.高速低消費電力非同期式ハードウェアの設計データパスに同期式のものをそのまま用いることのできる束データ非同期回路に着目した。この方式ではオーバヘッドの小さい遅延信号生成回路が全体の特性を決める。そこで、ステージ遅延を効率よく生成する新しいハンドシェイクプロトコルを提案し、その実装を行った。評価実験により、従来法より消費電力の小さい、高速な回路が得られることを確かめた。DPA耐性を考慮した回路設計手法として、本手法が有用であることの検討は、次年度の課題である。
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