| 研究概要 |
一般に,論理回路の入力が事前に(一部でも)分かっていれば,論理回路量を削減し,動作速度を改善することができる.例えば乗算器の片側オペランドが定数ならば,不要な加算器を省略することにより論理回路量を削減可能である.このような技術は特殊化(specialization)または部分評価(partial evaluation)とよばれ,もともとソフトウェアの小型化・高速化のために検討されてきた.しかしハードウェアを特殊化するには入力毎に回路を生成する必要があるため,FPGAなどの再構成可能論理が実用化されるまで実際に適用されることはなかった.本研究の目的は,FPGAを利用したハードウェア特殊化を検討し,その可能性と利点を探ることである.
本年度は,データに特殊化したハードウェアから研究を一歩進めて,命令列に特殊化したハードウェアの生成に関して検討した.具体的には,制御用計算機(PLC ; Programmable Logic Controller)の命令列を,等価なハードウェア記述(VHDL記述)に変換し,そこから論理回路をFPGA上に生成することにより小型・高速な制御回路を自動生成する研究を行った.本研究は未だ萌芽段階であるが,2つのサンプルプログラムで試験的に評価した結果,PLCより2桁程度高性能な制御回路を実現できるという結果が得られた(秋中・市川2006).
そのほか本研究の副産物として,計算科学のシミュレーションで必要な乱数生成回路の専用回路に関して各種の設計方法を検討し,FPGAで高性能な実装が得られるという論文を発表した(小沼・市川2005).また,命令列の表現の自由度に関しても検討を進めた結果,論文1本が掲載された(八反田・市川2006).
|
