| 研究概要 |
一般に,論理回路の入力が事前に(一部でも)分かっていれば,論理回路量を削減し,動作速度を改善することができる.例えば乗算器の片側オペランドが定数ならば,不要な加算器を省略することにより論理回路量を削減可能である.このような技術は特殊化(specialization)または部分評価(partial evaluation)とよばれ,もともとソフトウェアの小型化・高速化のために検討されてきた.しかしハードウェアの特殊化は,FPGAなどの再構成可能論理が実用化されるまで実際に詳しく検討されることはなかった.本研究の目的は,FPGAを利用したハードウェア特殊化を検討し,その可能性と利点を探ることである.
本研究の主たる成果は以下の通りである.
●部分グラフ同型判定問題専用回路の特殊化を実装評価した(IEICE Trans.ED, v.E87-D, pp.2038-2047).
●整数論の未解決問題である3x+1問題を検証する専用回路について研究し(IEEE TENCON 2004,v.D, pp.387-390),回路特殊化技術により良好な面積性能比を示すことを明らかにした(平成17年電気学会全国大会,v.3, PP.87-88).
●暗号アルゴリズムAESのデータ依存回路について設計評価した(IEICE Trans.ED, v.E89-D, pp.2301-2305).
●制御用計算機(PLC)の命令列を等価なハードウェア記述(VHDL記述)に変換することにより小型・高速な制御回路を自動生成する手法を検討した(IEEE ISIE2006,pp.2930-2935).
このほか本研究の副産物として,計算科学のシミュレーションで必要な乱数生成回路MT19937の専用回路に関する研究,および,命令列の表現の自由度に関する研究についても論文が掲載された.
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