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本研究では、LSIのリーク電力低減技術と、FPGAの低電力技術に焦点を当てて進めており、今年度は下記の成果を得た。前者の研究では、内部の演算器で演算の必要が無い期間を自動的に検出し、電源スイッチトランジスタ(パワースイッチ)を遮断してリーク電流を停止させる方式について、LSIへの実装面から研究を行った。具体的には、CPUチップの演算回路の設計を行い、その回路に付加するパワースイッチの配置位置やサイズが回路性能に与える影響について解析した。その結果、パワースイッチの配置位置を変えることで、回路の性能(遅延時間)が約30%変化することがわかった。研究の成果を、2005年10月、IEEE International System-on-Chip Conferenceで論文発表した。さらに、ここで得られた知見を発展させ、パワースイッチが存在する回路での新しい遅延時間見積り方式を考案した。CPUチップに適用して評価した結果、実際の遅延値と数%の誤差で見積り値が一致することがわかった。この研究成果は、2006年1月、IEEE Asia and South Pacific Design Automation Conferenceで論文発表した。また、CPUのパイプライン制御とリーク電力低減制御を連動させる方式について、アーキテクチャレベルから研究を進めた結果、Dhrystoneベンチマークプログラムに対してリーク電力を約60%低減できることが判明した。結果を2006年3月の電子情報通信学会総合大会で発表した。一方、FPGAの低電力技術の研究では、FPGA内部で最も消費電力の大きい配線部分で、2つの電源電圧を使って低電力化する方式を研究した。従来の単一電源方式に比べ性能を維持したまま消費電力を30〜50%低減できることがわかった。なお、上記国際学会で発表した成果について、雑誌論文を執筆し現在投稿中である。
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