研究課題
本研究では、LSIのリーク電力低減技術と、FPGAの低電力技術に焦点を当てて進めており、今年度は下記の成果を得た。前者の研究では、リーク電力を低減するため、CMOS回路とグラウンドの間にパワースイッチを挿入し、スリープ時に電源遮断する方式を研究している。パワースイッチの存在が回路の動作速度に影響を与えるため、遅延時間の解析が難しい。本研究では、遅延時間に影響する物理パラメータを新たに抽出し、新しい遅延時間見積り方式を考案した。CPUチップに適用して評価した結果、実際の遅延値と数%の誤差で見積り値が一致することがわかった。研究成果を英文論文誌に投稿し、掲載された。半導体の微細化がさらに進むと、動作時の消費電力の成分として、リーク電力の占める割合が増大する。動作時にもリーク電力を低減する技術が必要となるが、本研究ではこの技術にも取り組んだ。具体的には、走行時の動作速度を低下させることなく、チップ内部を細粒度で電源遮断/電源復帰を行う方式を検討し、演算するデータのビット幅を自動で検出して、乗算器内部を電源遮断する方式を考案した。本方式を32ビット乗算回路に適用して、チップを設計し、消費電力の評価を行った。本方式を適用した場合、リーク電力が17%低減することが分かった。また、アーキテクチャと回路技術の協調により、CPU内部の演算回路を電源遮断/電源復帰させる方式について、検討と解析を行い、基礎データを取得した。FPGAの低消費電力化技術の研究では、従来電圧と低電圧の2つの電源電圧を用いて、高速を維持しつつ低消費電力化するFPGAの設計方式を研究した。これらの研究成果は、電子情報学会の研究会、および総合大会で発表した。
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IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences E89-A・12
ページ: 3482-3490
