研究課題
基盤研究(C)
本研究の目的は、コンピュータシステムの消費電力を、効果的に低減するアーキテクチャおよびハードウェアの構成・制御方式について研究することである。とくに、LSIのリーク電力を低減する技術と、Field Programmable Gate Array(FPGA)の低消費電力方式に焦点を当てて研究を行った。リーク電力低減技術の研究では、ハードウェアの構成方式として、回路構成要素の動作の必要がない時間帯を自動で検出して、その部分の電源スイッチを遮断し、リーク消費電力を低減する方式を研究した。マイクロアーキテクチャ・レベルの方式として、CPU内部の実行ユニットに着目し、パイプラインの停止(ストール)時を検知してスリープさせる方式を検討した。実際のCPU(SH3)のパイプライン・シミュレータを用いて解析した結果、Dhrystoneプログラムでは、それぞれ、最大で全体の約60%の期間、実行ステージが停止することが判明し、この期間にリーク電力を低減可能であることがわかった。さらに、実装方式に関する研究を行い、ゲーテッドクロック技術のイネーブル信号を活用することにより、細粒度の電源領域(ドメイン)へと分割する方式を考案した。CPUのデータパス部分に適用した結果、90nmデバイスでは、動作時リーク電力が約50%削減可能であり、電源スイッチの駆動による電力オーバヘッドは1%以下であることがわかった。FPGAの低消費電力化の研究では、以下の成果を得た。まず、市販のFPGAの消費電力を分析した結果、FPGAでは配線部分で全体の消費電力の70〜80%も占めていることが判明した。このため、配線部分の消費電力を低減するFPGA設計自動化手法の研究を行った。スイッチング頻度の多い配線に対し、優先的に配線の長さを短くするよう配置処理に制約を付加していく手法を考案し、プログラムを開発して評価した。また新たに、FPGA内部で最も消費電力の大きい配線部分で、2つの電源電圧を使って低電力化する方式を研究した。単一電源方式に比べ性能を維持したまま消費電力を30〜50%低減できることが明らかになった。
すべて 2004
すべて 雑誌論文 (2件)
IEICE Transaction of Fundamentals Vol. E87-A, No. 12
ページ: 3116-3123
IEICE Transaction of Fundamentals Vol.E87-A, No.12
