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リング発振器の適用可能範囲を広げるため、PLLを含んだ周波数シンセサイザとしての位相ノイズの抑制について研究を行った。その結果得られた主な成果は、整数PLLにおける従来のものより位相ノイズをよく低減するループフィルタの設計方法の提案と、分数PLLにおける位相ノイズをシェーピングするアプローチの提案の2点である。
整数PLLにおけるループフィルタの設計においては、従来はPLLを連続時間近似して行っていた。しかし、実際にはチャージポンプ出力はインパルスに近い信号であるため、その近似の精度が悪く、その結果あまりループ帯域幅を広く設定することができず、位相ノイズの抑制に対する制約となっていた。そこで、チャージポンプ出力をインパルスによって近似することにより、より精度の高いモデル化が可能となり、ループ帯域幅を広く取ることができた。その結果、リング発振器が発生する位相ノイズを最もよく抑制するループフィルタを精度良く設計することができた。実験の結果、提案手法によって設計したループフィルタを用いた場合、従来の手法により設計した場合と比べて帯域内位相ノイズが12dB改善された。
分数PLLは整数PLLに比べて基準周波数を高く設定することが可能であり、その結果ループ帯域幅を広く取ることができるものであり、アプリケーションによっては、この事実がリング発振器の位相ノイズの抑制に貢献する。しかし、分数PLLにおいては、毎回変化する分周数をどのように算出するかといった問題が発生する。一連の分周数列を適切に設定しないと、そのことにより出力信号に位相ノイズが混入してしまう。本研究においては、アプリケーションとして地上波デジタルテレビのチューナを念頭に置き、一連の分周数を求める方法を考案し、その有用性を確かめた。方法としては、進化論的アルゴリズムを用いることにより、最適に近い分周数列を求めた。
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