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昨年度研究を行ったPLLのループフィルタに対する設計法の結果を踏まえ、提案しているリング発振器および位相比較器、チャージポンプ、V/I変換器などを組み込んだICの試作を行った。試作ICには受信装置のミキサも組み込んであり、提案型のリング発振器に対する受信装置の局部発振器への応用に対する評価を行えるように配慮した。使用したプロセスはローム0.35μmのCMOSであり、CadenceのVirtuso Layout Editorを用いて設計をし、VDECのIC試作サービスを用いて試作した。現在は試作したICによる評価環境を構築しているところである。
プログラム型の分数PLLに関しては、その研究成果の発表を行った。
また、提案したリング発振器を用いた受信装置に用いられることが予想されるスイッチトキャパシタによるポリフェーズフィルタに対する基礎的な研究を行った。提案リング発振器は、発振周波数可変範囲が広く、しかも直交信号が得られるので、主な用途はマルチバンド受信器であり、特に低IF型が重要となる。そのようなマルチバンド受信器の実現のためには、中心周波数を可変にすることが必要であり、従来のRCポリフェーズフィルタでは性能に限界がある。そこで、スイッチトキャパシタを用いたポリフェーズフィルタについて、その可能性について研究を行った。まずはシミュレーションにより、所望の性能が得られることを確認するとともに、高次のフィルタになった際の、定次フィルタへの分解方法について一方法を見出した。そして提案型のポリフェーズフィルタをブレッドボード上で実現して、その実用性について実証するとともに、素子のパラメータに対するフィルタ特性への影響の感度に対する考察を行った。
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